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Electrical Characteristics
The UPM machine and GPCM machine outputs change on the internal tick selected by the memory controller configuration.
The AC timing specifications are relative to the internal tick. SDRAM machine outputs change only on the REFCLK rising edge.
Table 14. AC Timing for SIU Inputs
Value for Bus Speed in MHz
Ref = CLKIN
Ref = CLKOUT
No.
Characteristic
1.1 V
1.2 V
1.2 V
1.2 V
Units
100/
133
133
166
133
10
11a
Hold time for all signals after the 50% level of the REFCLK rising edge
ARTRY/ABB set-up time before the 50% level of the REFCLK rising
0.5
3.1
0.5
3.0
0.5
3.0
0.5
3.0
ns
ns
edge
11b
DBG/DBB/BG/BR/TC set-up time before the 50% level of the REFCLK
3.6
3.3
3.3
3.3
ns
rising edge
11c
AACK set-up time before the 50% level of the REFCLK rising edge
3.0
2.9
2.9
2.9
ns
11d
TA/TEA/PSDVAL set-up time before the 50% level of the REFCLK
rising edge
? Data-pipeline mode
? Non-pipeline mode
3.5
4.4
3.4
4.0
3.4
4.0
3.4
4.0
ns
ns
12
Data bus set-up time before REFCLK rising edge in Normal mode
? Data-pipeline mode
? Non-pipeline mode
1.9
4.2
1.8
4.0
1.7
4.0
1.8
4.0
ns
ns
13 1
Data bus set-up time before the 50% level of the REFCLK rising edge
in ECC and PARITY modes
? Data-pipeline mode
? Non-pipeline mode
2.0
8.2
2.0
7.3
2.0
7.3
2.0
7.3
ns
ns
14 1
DP set-up time before the 50% level of the REFCLK rising edge
? Data-pipeline mode
? Non-pipeline mode
2.0
7.9
2.0
6.1
2.0
6.1
2.0
6.1
ns
ns
15a
TS and Address bus set-up time before the 50% level of the REFCLK
rising edge
? Extra cycle mode (SIUBCR[EXDD] = 0)
? No extra cycle mode (SIUBCR[EXDD] = 1)
4.2
5.5
3.8
5.0
3.8
5.0
3.8
5.0
ns
ns
15b
Address attributes: TT/TBST/TSZ/GBL set-up time before the 50%
level of the REFCLK rising edge
? Extra cycle mode (SIUBCR[EXDD] = 0)
? No extra cycle mode (SIUBCR[EXDD] = 1)
3.7
4.8
3.5
4.4
3.5
4.4
3.5
4.4
ns
ns
16
PUPMWAIT signal set-up time before the 50% level of the REFCLK
3.7
3.7
3.7
3.7
ns
rising edge
17
IRQx setup time before the 50% level; of the REFCLK rising edge 3
4.0
4.0
4.0
4.0
ns
18
IRQx minimum pulse width
3
6.0 +
6.0 +
6.0 +
6.0 + T REFCLK
ns
T REFCLK T REFCLK T REFCLK
Notes:
1.
2.
3.
Timings specifications 13 and 14 in non-pipeline mode are more restrictive than MSC8102 timings.
Values are measured from the 50% TTL transition level relative to the 50% level of the REFCLK rising edge.
Guaranteed by design.
MSC8122 Quad Digital Signal Processor Data Sheet, Rev. 16
Freescale Semiconductor
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